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verilog 关于阻塞与非阻塞赋值同时使用时的问题

来源：学生作业帮 编辑：搜狗做题网作业帮 分类：综合作业 时间：2024/05/02 17:11:48
verilog 关于阻塞与非阻塞赋值同时使用时的问题
举一例子
always @ (posedge CLK or begedge RST)
begin
if(~RST)begin a
verilog 关于阻塞与非阻塞赋值同时使用时的问题
恕我直言,你这样的研究没什么意义,这种非正规的代码写法可能会出现很多你意想不到的问题,即使仿真通过了,这也没有实际应用价值.always语句中一般不能有非阻塞赋值语句,除非他描述的是组合逻辑电路,VerilogHDL是硬件描述语言,代码的简洁是次要的,主要是代码对应的电路要简洁（用的元件最少,占的面积最小等）.
此外,在各家设计公司里,这样的代码是绝对不允许出现的,而是要有严格的代码规范.
希望我的回答对你能有帮助!
再问： 哥 我错了。。。。。 我正在的学习 为了小弟不走歪路。。。给点意见吧，，，我正在搞数据采集呢，，，，谢了
再答： 个人浅见：硬件描述语言，语言是次要的，主要的是算法。对语言可以上网上查一查写代码的一些相关标准，这些标准你知道了，你就会发现，其实算法相同那么大家写出的代码都差不多（这点和其他高级语言例如C、matlab等不同），这也是实际所需要的，因为标准是大家公认的在硬件实现时占用的面积最小，不会对硬件有浪费。且性能也很好，不会出错。 祝你顺利。
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